電快速瞬（shùn）變脈衝群(EFT)抑製方法

一、電快速瞬變（biàn）脈衝群特點

電快速瞬變（biàn）脈衝（chōng）群EFT是電氣和機電設備中常見的一種瞬態幹擾，是（shì）由繼電器、接觸器、電動機、變壓器等電感器件（jiàn）產生的,是時間很短但（dàn）幅度（dù）很大的電磁幹擾，是一連串的脈衝，可以在電路輸（shū）入端產生（shēng）累計效應，使（shǐ）幹擾電平的（de）幅度（dù）最終超（chāo）過電路的噪聲門限，對電路形成幹擾。

電快速瞬變脈衝群由（yóu）大量脈衝組成，具有如下特點：

1) 幅值在100V至數千伏；

2) 脈衝頻率在1kHz至1MHz；

3) 單個脈衝的上升沿在納秒級，脈衝持續時間在幾十納秒至數毫秒；

4) EFT所形成（chéng）的騷擾信號頻譜分（fèn）補非常寬，數字電路對（duì）它比較敏（mǐn）感，易受（shòu）到幹擾。

二、電快速（sù）瞬變脈衝群常見抑製方法

1) 減小PCB接地線公（gōng）共阻抗：增加PCB接地導線的麵積，減小電感量成分；

2) 加接EFT電感瞬態（tài）幹擾抑製網（wǎng）絡（luò）：在電感元件上並接壓敏電阻、阻容電路、二極管、TVS管、背靠連接的穩壓二極管（guǎn）等（děng）；

3) 電源或信（xìn）號幹擾源輸入口，使用（yòng）濾波器（qì）或（huò）吸收器等濾波元器件，選用磁珠的（de）內徑越小、外徑越大、長度（dù）越長越好；

4) 電子元器（qì）件選擇時，選用性能可靠（kào）的關鍵（jiàn）器件；最好做過芯片級的電磁兼容仿真試驗，質（zhì）量可靠的元器件選用可提升對電快速瞬變脈衝信號的抑製能力；

4) PCB布局時，將（jiāng）幹擾源遠（yuǎn）離敏感電路；

5) PCB布線時注意線纜的（de）隔離，強弱電的布線隔離、信號線（xiàn）與功率線的隔離，各類走線要盡量短，

6) 正確使用接地技術，減小環路麵積（jī）；

7) 安裝瞬態幹擾吸收器；

8) 軟件設計時，考慮避免幹擾對係統的影響，軟件上應正確檢測和處理（lǐ）告警信息，及時恢複產品的狀態；

9) I/O信號進出由*隔（gé）離的變壓器或光耦連接，更好的實現隔離；

10) 使用高阻抗的共模或（huò）差模（mó）電（diàn）感濾波器

11) 使用鐵氧體磁環；

12) 在PCB層電源輸入位（wèi）置要做好濾波，通常采用的是大小電容組合，根據實際情況可以酌（zhuó）情（qíng）再添加一級磁珠來濾除高頻信號；13) 組裝生產環節中應嚴（yán）把質量關，做好生產工藝流程控製，盡量保證產品（pǐn）質量的一致（zhì）性，減少因個別產品質量問題帶來的測試不合格現象；

1、電源電路抗幹擾設計

1) 變壓（yā）器及穩壓模塊應就近安裝在交流電源進入係統的地方；

2) 強電輸送線絕不能（néng）在係統（tǒng）內亂布；

3) 電源供電線應盡量短，板間連接線使用雙絞線；

4) 交流輸入、功率繼電器、電源（yuán）濾波器、電源變壓器等幹擾源電路應與係統穩壓後的5V、3.3V等布線（xiàn）嚴（yán）格分（fèn）開並進行有效隔離；

5) 穩壓電源輸出並接（jiē）電（diàn）解電容及0.01uF左右陶瓷電容和二極管；

2、PCB布局抗（kàng）幹擾設計

1) 主控（kòng）部分和外圍設備按各自體係要有明顯界限，不能混裝，即使係統隻有一塊印製板，也要分模塊設計，模塊間做好隔離；

2) 大功率低速電路、模擬電路和數字（zì）電路應分開布（bù）局，大功率器件應與小信號電路分開，如功率繼電器要與主（zhǔ）控模塊及弱點驅動模塊隔離，使相互間的（de）信號耦合最小；

3) 各部件之間引線要盡量短，噪聲敏感器件盡量縮短連接（jiē）的信號線；

4) 發熱量大的器件如電源芯片、單片機、RAM等應盡量（liàng）安排在不影響敏感電路的地方（fāng）及通風冷卻較好的地方，電路板豎直放置時，發熱量大的器件應放置在最上邊。

5) 晶振與CPU時鍾輸（shū）入端，要（yào）相互靠近；

6) 易產生噪聲的（de）器件、小電流電路、大電流電路等應盡量遠離邏輯（jí）電路，如果有可（kě）能，應分開做印製電路板；

7) 盡可能縮短高頻元器件之間的（de）連線，設法減少它們的分（fèn）布（bù）參數和相互間的電磁幹擾；易受幹擾（rǎo）的元器件不（bú）能（néng）相（xiàng）互靠得太近，輸入和輸出元器件（jiàn）應盡量遠離（lí）；

8) 按功能模塊對電（diàn）路板進行分區，把有幹擾的電源、接地層和其它功能區與無（wú）幹擾的或（huò）靜態的區域分開；每個功能模塊分區元器件放置應相互靠近，布（bù）線長度最短；

9) DC/DC模塊、開關（guān）元器件和整流（liú）器應盡可能靠近變壓器放置；

10) 電磁幹擾濾波器要盡可（kě）能靠近電磁幹擾源，並放在同一塊（kuài）電路板上；

11) 調壓元器（qì）件和濾波電（diàn）容器應盡可能（néng）靠近整流二極管放置（zhì）；

12) 印製電路板按頻率（lǜ）和電流開關特性分區，噪聲元器件和非（fēi）噪聲元器件距離盡量遠；

13) 對噪聲敏感的布線（xiàn）不要與大電流和高速開（kāi）關（guān）線平行；

14) 連接器、接插件（jiàn）應布置在電路板一側，盡量避免從兩側引出（chū）電（diàn）纜，減少共模輻射；

3、PCB布線抗幹擾設計

1) 電路板的層（céng）數（shù）根據係統電源網絡、強弱信號網絡等因素來確定；在電路板層數允許的（de）情況下（xià），可設置獨立的電源層和地層；

2) 數字電路和模擬電路要分開接地；數字電路的地可構成閉環以提高抗幹擾性（xìng）能，地（dì）平麵（miàn）一般（bān）做接地處理，並作為基本電平參考點，地平麵屏蔽（bì）效果優於電源平麵。

3) 元器件布局後（hòu），先布地線、電源線、然後布高速信號線；數字（zì）電路地線采用網格結（jié）構

4) 電源線應盡（jìn）量靠近地線，減小差模（mó）輻射（shè）的環路麵積，有利（lì）於減小電路間幹擾；

5) 時鍾線與信號線（xiàn）之間用地（dì）線隔離，關鍵信號線之間用地線隔離，減小環（huán）路麵積，可有效地抑製相（xiàng）鄰新號線路之（zhī）間的（de）耦合；

6) 避免印製電路板導線的不連續性，布線寬度不要突變，防（fáng）止導（dǎo）線阻抗突變引發信號反射和駐波，布線不要突然拐角，避（bì）免直角和銳角布線（xiàn）；

7) 電源線和地線要盡量寬（kuān）、短（duǎn）、直，以（yǐ）減小阻抗；

8) 時鍾信號發生器電路應盡（jìn）量靠近使用時鍾（zhōng）的器件，時（shí）鍾線要盡量短，晶振外殼要（yào）接地，石英晶體及對噪聲敏感器（qì）件下（xià）麵不要走線，用地線把時鍾區圈起（qǐ）來；

9) 電源線和地線加接去耦電（diàn）容，盡量加寬電源導線寬度，采用大麵積（jī）接地；電源輸入端跨接100uF左右（yòu）的電解電容，每個IC處布置一（yī）個0.01uF的瓷片電容。去（qù）耦電容值的選區可按（àn）C=1/f計算，及10MHz取0.1uF，單（dān）片機係統一般（bān）取0.01uF—0.1uF；

10) 印製板（bǎn）中（zhōng）的接觸（chù）器、繼電器、按鈕等元（yuán）器（qì）件，操作時易產生火花放電（diàn），采用RC回路（lù）來吸收放電電流，一般R取值（zhí）1—2K，C取值2.2—4.7uF；

11) 單片機等芯片CMOS電路輸入阻抗很高，且易受靜電感應，對不用的端口通（tōng）過電阻接地或接正（zhèng）電源；

12) 高（gāo）速信號布線的過孔孔徑盡量小，高速並行線每根信號線的過孔（kǒng）數（shù）盡量保持（chí）相（xiàng）同（tóng）；

13) 避免（miǎn）有過長的平行信號（hào）線，頂層和底（dǐ）層的（de）布線（xiàn）相互垂直；

14) 數（shù）字地與模擬地要*分開（kāi），單點（diǎn）共地（dì）；

15) 光耦（ǒu）隔離（lí）處把原、副*隔離開；

16) 變壓器、開關電源，高頻器件下麵盡（jìn）量不要走線