ESD的原理和測試

靜電放電(ESD: Electrostatic Discharge)，應該是造成所有電子元器件或（huò）集成電路係統造成過度（dù）電應力(EOS: Electrical Over Stress)破壞的主要元（yuán）凶。因為靜電通常瞬（shùn）間電壓非常高(>幾千伏)，所以這種損傷是毀滅性和永（yǒng）（）久性的，會造成電路直接燒毀。所以預防靜電損傷是所有IC設計和製造的頭（tóu）號難題。

靜電，通常都是人為產生的，如生產、組裝、測試、存放、搬運等過程中都有可能使得（dé）靜電累積在人體、儀器或設備中（zhōng），甚（shèn）至元器件本身也會累積靜電，當人們在不知情的情況下使這些帶電的物體接觸就會（huì）形成放電路徑，瞬間使得（dé）電子元件或係統遭到靜（jìng）電放電的損壞(這就是為什麽以前修電腦都必須要配戴靜電環托在工作桌上，防止人體的靜電損傷芯片)，如同雲層中儲存的電荷瞬間擊穿雲層產生劇烈的閃電，會把大地劈開一樣，而（ér）且通常都（dōu）是在雨天來臨之際，因為空（kōng）氣濕度（dù）大易形成導電通（tōng）到。

那麽，如何防止靜電放（fàng）電損傷呢？首先（xiān）當然改變壞境從源頭減少靜電(比如減少（shǎo）摩擦、少穿羊毛類毛衣、控製空（kōng）氣溫濕度等（děng）)，當然這不是我們今天（tiān）討論的重點。我（wǒ）們今天要討論的是如何在電路（lù）裏麵設計保護電路，當外（wài）界（jiè）有靜電的時候我們的電子元器件或（huò）係統能夠自我保護避免被（bèi）靜電損壞(其實就（jiù）是安裝一個（gè）避雷針（zhēn）)。這也是很多IC設計和製造業者的頭號難題，很多公司有專門設計ESD的團隊，今天（tiān）我就和大家（jiā）從最基本的理論講（jiǎng）起逐步講解ESD保護的原理及注意點， 你會發現（xiàn）前麵講的PN結/二極管、三極（jí）管、MOS管、全都用上了……

以前的專題講解PN結二極管理論的時候，就講過二極管有一個特性：正向（xiàng）導通反向截止(不記得就去翻前麵的課程)，而且反偏電（diàn）壓繼續增加會發生（shēng）雪崩擊穿(Avalanche Breakdown)而導通，我（wǒ）們稱之為鉗位二極管(Clamp)。這正是我（wǒ）們設計靜電保護所需要的理論基礎，我們（men）就是利用這（zhè）個反向截止特性讓這個旁路在正常工作（zuò）時（shí）處於斷開狀（zhuàng）態，而外界有靜電的時（shí）候（hòu）這個（gè）旁路二極管發生雪崩擊穿而形成旁路通路保護了內部電（diàn）路或者柵極(是不是類似家裏水槽有個溢水口，防止水龍頭忘關了導致整個衛生間水災)。那麽問題來了，這個擊穿了這個保護電路是不（bú）是就徹（）底死了（le）？難道是一次性的（de）？答（dá）案當然不是。PN結的擊穿分兩種，分別是電擊（jī）穿和熱擊穿，電（diàn）擊穿（chuān）指的是雪崩擊（jī）穿(低濃（nóng）度)和齊納擊穿(高濃度)，而這（zhè）個（gè）電擊穿主（zhǔ）要是載流子碰撞（zhuàng）電（diàn）離產（chǎn）生新的電子-空（kōng）穴對（duì）(electron-hole)，所以它是可恢複的。但是熱擊穿是不可恢複的，因為熱量聚集導（dǎo）致矽（guī）(Si)被熔融燒毀了。所以我們需要控製在導（dǎo）通的瞬間控製（zhì）電流，一般會在保（bǎo）護二極管再串聯一個高電阻，另外，大家是不是可以舉一反三（sān）理解為什麽ESD的區域是不能form Silicide的（de）？還（hái）有給大家（jiā）一個理論（lùn），ESD通常都是在芯片輸入端的Pad旁邊，不能在芯片裏麵，因為我（wǒ）們總是希望外界的靜電（diàn）需要第一時間泄放掉吧， 放在裏麵會有延遲的(關（guān）注我前麵解剖的那個（gè）芯片PAD旁邊都有二極管。甚至有（yǒu）放兩級ESD的（de），達到（dào）雙重保護的目的。 

在講（jiǎng）ESD的原理和Process之前（qián），我們先（xiān）講下ESD的標準以及測試方法，根據靜電的產生方（fāng）式（shì）以及對電路的損傷（shāng）模式不同通常分為四（sì）種測試方式： 人體放電（diàn）模式(HBM: Human-Body Model)、機器放（fàng）電模式(Machine Model)、元件（jiàn）充（chōng）電模式(CDM: Charge-Device Model)、電場感應模（mó）式（shì）(FIM: Field-Induced Model)，但是業界通常使用（yòng）前兩種模式來測試(HBM, MM)。

當然就是人體摩（mó）擦產生了電荷（hé）突然碰到芯片釋放的電荷導致芯片燒毀（huǐ）擊穿，秋天和別人觸碰經常觸（chù）電就是（shì）這個原因（yīn）。業界對HBM的（de）ESD標（biāo）準也有跡可循（xún）(MIL- STD-883C method 3015.7，等效人體電容為100pF，等效人體電阻為1.5Kohm)，或者國際電子工業標準(EIA/JESD22-A114-A)也有規定，看（kàn）你要follow哪（nǎ）一份了。如果（guǒ）是MIL-STD-883C method 3015.7，它規定小於<2kV的則（zé）為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。 

ESD的測試方（fāng）法類似FAB裏麵的GOI測（cè）試，指（）定pin之後（hòu）先給他一個ESD電壓，持續（xù）一段時間後，然後再回來測（cè）試電性（xìng）看看是否損壞，沒問題再去加一個step的ESD電壓再持（chí）續一段時（shí）間，再測電性，如此反（fǎn）複直至擊穿，此時的擊穿電壓為ESD擊（jī）穿的臨界（jiè）電壓(ESD failure threshold Voltage)。通常我們都是給（gěi）電路打（dǎ）三次電（diàn）壓(3 zaps)，為（wéi）了降低測試周期，通常起始電壓用標準電壓（yā）的70% ESD threshold，每個（gè）step可以（yǐ）根據需要自己調整50V或者100V。

 (1)Stress number = 3 Zaps. (5 Zaps, the worst case)

(2)Stress step   

ΔVESD = 50V(100V) for VZAP <=1000V

ΔVESD = 100V(250V, 500V) for VZAP > 1000V

(3)Starting VZAP = 70% of averaged ESD failure threshold (VESD)

另外，因為每個chip的pin腳很多，你（nǐ）是一個個pin測試還（hái）是組合pin測（cè）試，所以會分（fèn）為幾種（zhǒng）組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸（shū）入端到輸出端)、Analog-pin。

 1. I/O pins

就（jiù）是分別對input-pin和output-pin做ESD測試，而且電荷有正負之分，所以有四種組合：input+正電荷、input+負電荷、output+正（zhèng）電荷、output+負電荷（hé）。測試input時候，則output和其他（tā）pin全部浮接(floating)，反之亦然。 

 2.pin-to-pin測試

靜電放電發生在pin-to-pin之（zhī）間形成回路，但是如果（guǒ）要每每兩（liǎng）個腳測試組合太多，因為任何（hé）的I/O給電壓之後如果（guǒ）要對整個電路產生影響一定是（shì）先經過VDD/Vss才能對整（zhěng）個電路供電，所以改良版則用（yòng）某一（yī）I/O-pin加正或負的ESD電壓，其他所（suǒ）有I/O一起接地，但是輸入和輸（shū）出（chū）同時浮（fú）接(Floating)。 

 3.Vdd-Vss之間靜電放電

靜電放電發生在pin-to-pin之間形成回路，但是如果（guǒ）要每每兩個腳測試組（zǔ）合（hé）太多，因（yīn）為任何的I/O給電壓之後如（rú）果（guǒ）要對整個電路產生影響一定是先經過VDD/Vss才能對整（zhěng）個電路供電，所以改良版則用某一（yī）I/O-pin加正或負的ESD電壓（yā），其他所有I/O一起接地，但是輸入和輸出同時浮接(Floating)。 

 4.Analog-pin放電測試

因為模擬電路很（hěn）多差分（fèn）比對(Differential Pair)或者運算放大器(OP AMP)都是有兩個輸入端的，防止（zhǐ）一個損壞導致差分比對或運算失效，所以需要單獨做ESD測試，當然就是隻針對這（zhè）兩個pin，其他pin全部（bù）浮接(floating)。 

好（hǎo）了，ESD的原理和測試部分就講到這裏了，下麵接著講Process和設計上的factor隨著摩爾定律的進（jìn）一步縮小，器（qì）件尺寸越來越（yuè）小（xiǎo），結深越來（lái）越淺，GOX越來越薄，所以靜電擊穿越來越容易（yì），而且在Advance製程裏麵，Silicide引入也會讓靜電擊穿（chuān）變得（dé）更加尖銳，所以幾乎所有的芯片（piàn）設計都（dōu）要克服靜電擊穿問題。

靜電放電保（bǎo）護可以從FAB端的Process解決（jué），也可以從IC設計端的Layout來設計（jì），所以你會看到（dào）Prcess有一個ESD的option layer，或者Design rule裏麵有ESD的設計規則可供客戶選擇等等。當（dāng）然有些客戶也會自己根據SPICE model的（de）電性通過layout來設計ESD。

1、製程上的ESD

要麽（me）改變PN結，要麽（me）改變PN結的負載電阻，而改變PN結隻能靠ESD_IMP了，而改變與PN結的負載（zǎi）電阻（zǔ），就是（shì）用non-silicide或者串聯電阻的（de）方法了。

1）Source/Drain的ESD implant

因為我們的LDD結構在gate poly兩邊很容易形成兩個淺結，而這個淺結的尖角電場比較集中，而且因為（wéi）是（shì）淺結，所以它與Gate比較近，所以受Gate的末端電場影響比較大，所以這樣的LDD尖角在耐ESD放（fàng）電的能力是比較差的(<1kV)，所以如果這樣的Device用在I/O端口，很容造成ESD損傷。所以根據這個理論，我們需要一個單（dān）獨的器件沒有LDD，但是需要另外一道ESD implant，打一個比較深的N+_S/D，這樣就可以讓那個尖角變圓而且離表麵很（hěn）遠，所以（yǐ）可以（yǐ）明顯提高ESD擊穿能力(>4kV)。但（dàn）是這樣的 話這個額外的MOS的Gate就必須很長（zhǎng）防止穿通(punchthrough)，而（ér）且因為器件不一樣了，所以需要單獨提取器件的（de）SPICE Model。

2）接觸孔(contact)的ESD implant

在LDD器件的N+漏極的孔下麵打一個P+的硼，而且深（shēn）度要超過N+漏極(drain)的深（shēn）度，這樣就可以讓原來Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖（jiān）角（jiǎo）發生擊穿之前先從Drain擊穿導走從而保護Drain和Gate的擊穿。所以這樣的設計（jì）能夠保持器件尺（chǐ）寸不變，且MOS結構沒有改變，故不需要（yào）重新提取SPICE model。當然（rán）這種智能用於non-silicide製程，否則contact你也打不（bú）進去（qù）implant。 

3）SAB (SAlicide Block)

一般我們（men）為了降低MOS的（de）互連電容，我們會使用silicide/SAlicide製程，但是這樣器件如果工作在輸出端，我們的器（qì）件負載電阻變低，外界 ESD電壓將會全部加（jiā）載在LDD和Gate結構之間很容易（yì）擊穿損傷，所以在輸出級的MOS的Silicide/Salicide我們通常會用SAB(SAlicide Block)光（guāng）罩擋住RPO，不要形成silicide，增加一個photo layer成本增加，但是ESD電壓可以從1kV提高到4kV。

4）串聯電阻法

這種方法不（bú）用（yòng）增加光罩（zhào），應該是最省（shěng）錢的了，原理有（yǒu）點類似（sì）第三（sān）種(SAB)增加電阻法，我就故意給他串（chuàn）聯一個電阻(比如Rs_NW，或者HiR，等)，這樣也達到了SAB的方法（fǎ）。

2、設（shè）計上的ESD

這就完（）全靠設計者的功夫了，有些公司在設計規則（zé）就已經提供給客solution了，客（kè）戶隻要照著畫就行了（le），有些沒有的則隻（zhī）能靠客戶自己的designer了，很多（duō）設計規則都是寫著（zhe）這個隻是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain結在I/O端承受（shòu）ESD的（de）浪湧（yǒng）(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)PMOS稱之為（wéi）GDPMOS (Gate-to-Drain PMOS)。以NMOS為例，原理都是Gate關閉狀態，Source/Bulk的PN結本來是短接0偏的，當（dāng）I/O端（duān）有大（dà）電壓時，則Drain/Bulk PN結雪崩（bēng）擊穿，瞬間bulk有大電流（liú）與襯底電阻形成壓差導致Bulk/Source的PN正偏，所以這個MOS的寄生（shēng）橫向（xiàng）NPN管進入放大區(發射結正偏,集（jí）電結反偏)，所以呈現（xiàn）特性，起到保護作（zuò）用。PMOS同理推導。 

這個原理看起來簡單，但是設計的精髓(know-how)是（shì）什麽？怎麽觸發BJT？怎麽維持？怎麽撐到HBM>2KV or 4KV？

如何觸發？必須有足夠大的（de）襯底電流，所以後來（lái）發展到了現在普遍采用的多（duō）指交叉並聯結構(multi-finger)。但是這種結構（gòu）主要技術問（wèn）題是基區寬度（dù）增（zēng）加，放大係數減小，所以不容易開啟。而且隨著finger數量增多，會導致每個finger之間的均勻開啟變得很（hěn）困難，這也是ESD設計的瓶（píng）頸（jǐng）所在。 

如果要改變這種問題，大概（gài）有兩種（zhǒng）做法(因為triger的是電壓，改善電壓要麽（me）是電阻要麽是電流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成一個高阻的non-Silicide區域，使（shǐ）得漏（lòu）極方塊電阻增大，而使得ESD電流分布更均勻，從而提高泄放能力；2、增（zēng）加一道P-ESD (Inner-Pickup imp，類似上麵的接（jiē）觸孔P+ ESD imp)，在N+Drain下麵打一個P+，降低Drain的雪崩（bēng）擊（jī）穿電壓，更早有比較多的雪崩擊穿電流(詳見文獻（xiàn）論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。