靜電原理及整改建議

一（yī）：靜電放電

具有不同靜電電位的物（wù）體相互（hù）靠（kào）近（jìn）或直接接觸引起的電荷轉移。（見GB/T 4365-2003）

二：ESD抗擾度測（cè）試實質

從ESD測（cè）試配置可以（yǐ）看出，在進行ESD測試時，需要將靜電槍的（de）接地線接至參考接地（dì）板（參考接地板接安全地），EUT放置（zhì）於參考接地板之上（通過台麵或0.1m高的支架），靜電放電槍頭指向EUT中各種可能會（huì）被手觸（chù）摸（mō）到的部位或水平耦合板和垂直耦合板，就決定了ESD測試時一種以（yǐ）共模為主的抗擾度測試，因為（wéi）ESD最終總要流向參考接地板。

ESD幹（gàn）擾原（yuán）理也可以從兩方麵來講。首先，當靜電放電現象（xiàng）發生在EUT中被測（cè）部位時（shí），伴隨（suí）著ESD放電電流也將產生，分析這些ESD放電電流波形的上升沿時間會（huì）在（zài）1ns以（yǐ）下，這意味著ESD是一種高頻現象。ESD 電（diàn）流路徑與大小不但由EUT內部（bù）實際連接關係（這部分連接主要（yào）在電路原理圖中體現）決定，而且還會受這種分布參數的影響。

事實上，在施（shī）加（jiā）靜電的過程中，會（huì）產生多種電容，比如放電點與內部電路之間的寄（jì）生（shēng）電容、電纜與參（cān）考接地板之間的電容、和EUT殼體與參考接地板之間（jiān）的（de）電容等等。這些電容的大小都（dōu）會影響各條路徑上的ESD電流大小（xiǎo）。設想（xiǎng）一下（xià），如果有一條ESD電流路徑包（bāo）含了產品（pǐn）內部工作（zuò）電路，那麽該產品在進行ESD測試時受ESD的影響就會很大；反之則（zé）更容易通過ESD測試。可見，如果產品的設計能夠避免ESD共模電流流過產品內部電路，那麽這個產品的抗ESD幹擾的設計是成功的，ESD抗擾度測試實質上包含了一個（gè）瞬態共模電流（ESD電流）流過產（chǎn）品。

三：靜電（diàn）放電可能產生的（de）損壞和故障

①穿（chuān）透元（yuán）器件內部薄的絕緣層，損毀MOSFET和CMOS的元器件（jiàn）柵（shān）極；

②CMOS器（qì）件中的（de）觸（chù）發器鎖（suǒ）死；

③短路反偏的PN結；

④短路正向偏置的（de）PN結；

⑤熔（róng）化有源器件內部的（de）焊接線或鋁線。

四：防（fáng）護建議

（1）PCB周圍的做（zuò）一圈環地作（zuò）為電源地（如下圖所示），其它走線在內側。

（2）數字地和電源地進行隔離處理（加10nF電容）。

（3）地盡量完整，如果條件允（yǔn）許的話，主芯片的地盡量不（bú）要分割，接地導體的電連續性設計對提高係統的抗ESD能力極為（wéi）重要。

（4）對於PCB上的金屬體，一（yī）定要直接或（huò）間接地接到（dào）地（dì）平麵上，不（bú）要懸空。另（lìng）外，對（duì）於較敏（mǐn）感的電路或芯片，在布局時（shí）盡量遠（yuǎn）離ESD放電點。

（5） 針（zhēn）對比較敏感的電路或芯片，在信號（hào）線上加瞬態抑製（zhì）保護器件進行保護，可以先預留保（bǎo）護器件的位置。

①：USB口（兩根信號線和一根電源線一（yī）根地線）

防護方案：

封（fēng）裝SOT-143，電壓5V。

②：DC 5V電源口

正對地加雙向保護器件（電壓6V，封裝（zhuāng）SOD-214AA，功率720W）

③：複位芯片：複（fù）位信號對地加超低容值ESD（電壓5V，容值小於1pF，封裝（zhuāng）0402），上拉3.3V對地（dì）加低容值（zhí）ESD（電壓5V，容值10pF，封裝0402）。

④：Flash芯片：1、2、3、5、6、7腳（jiǎo）對地加超低容（róng）值ESD（電壓5V，容值小於1pF，封裝0402），8腳（電源腳）對地加低容值ESD（電壓5V，容值10pF，封裝0402）

⑤：觸（chù）摸IC：9、10、17、18腳對地加超低容值ESD（電（diàn）壓5V，容（róng）值小於（yú）1pF，封裝0402）

⑥：旋鈕：信號口對地加低容值ESD（電壓5V，容值（zhí）10pF，封裝0402）

⑦：顯示部分：信號口對地留ESD位置（電壓5V，容（róng）值10pF，封裝0402）

⑧：溫度采集IC：信號口（kǒu）對地加超低容值ESD（電壓5V，容值小於1pF，封裝（zhuāng）0402）